Erste Architekturdetails zu AMDs Zen2-basiertem EPYC CPUs

Von | 7. November 2018

Bald schon gibt es Multichip-Packages auch bei Standart CPUs. Denn das neue revolutionäre Design von AMD, packt die x86-Kerne und die Busse inklusive Storagecontroller in seperate Chips. 

CPU Chiplets

Quelle: https://www.computerbase.de/2018-11/zen-2-amd-architektur/

Von dem neuen Design kann man einiges erwarten. Bei der Ankündigung vom 06.11.2018 zeigten sich bereits in der Vorschau die zu erwartenden Leistungsdaten. Der US Amerikanische Chip Entwickler, wird wohl als erster x86-Anbieter bei den CPU-Kernen auf 7 Nanometer heruntergehen. Dies wird vor allem die steigende Kernzahl und die Performance nach oben treiben. Sowohl bei AMD als auch bei Intel, mussten sich die Entwickler große Gedanken machen. Die Core-Zahlen lassen sich nämlich nicht einfach immer weiter Vergrößern, ohne das sich etwas bei den vorgelagerten Schaltungen verändert. Dies würde dazu führen, dass sich „Flaschenhälse“ bilden und so die durchschnittliche Effizienz jedes zusätzlichen Kerns immer weiter sinkt. Aus diesem Grund, werden zukünftige Chips in immer größeren Umfang eher Multi-CPU-SoCs.

Dies heißt, dass nicht immer mehr Kerne auf einem „Die“ (Ein „Die“ ist in der Halbleiter- und Mikrosystemtechnik die Bezeichnung eines einzelnen, ungehäusten Stücks eines Halbleiter-Wafers) angeordnet sind. Wie auch bei den Xeon-Produkten, wird AMD bei den Zen 2-Chips EPYC erst einmal zwei CPU-Dies in ein Package integrieren. So wird dies dann gemeinsam an einen separaten I/O-Die angeschlossen, der in einem 14-Nanometer-Design gestaltet ist und einfach nur die Aufgabe hat, die Prozesse an die beiden einzelnen Chiplets zu verteilen und die Ergebnisse an den Arbeitsspeicher weiterzureichen.

Chiplet Design

Quelle: https://www.3dcenter.org/news/amds-zen-2-kommt-im-chiplet-design-und-mit-verdoppelter-fpu

Gesteigerte Effizient

Bei einem fertigen Prozessor wird so ein wesentlich besserer Speicherdurchsatz erzielt, was dazu führt, dass die Effizienz jedes einzelnen Cores besser ausgenutz wird. Auch die Produktion wird leichter von statten gehen. Ein 7-Nanometer-Die mit zum Beispiel 64 Kernen, ist sehr kompliziert herzustellen und die Ausschussrate in den Halbleiter-Werken wäre aller Voraussicht nach enorm. Alternativ werden nun aber „nur“ Dies mit 32 Kernen produziert, wobei der Anteil funktionierender Ergebnisse höher ist. Die einzelnen Teile werden dann zu Zweit im Packing-Schritt mit dem I/O-Die zu einem Prozessor zusammengebaut.

Diese neue Architektur zeigt wieder einmal, wie eng sich das Rennen der beiden Chip-Hersteller gestaltet. Die Nutzer können sich sicher sein, dass sich mit dem veränderten Design zukünftig noch weitaus größere Kernzahlen realisieren lassen, ohne das die Preise der Produkte ins unermessliche steigen.